TDXは1993年に最先端のテスト容易化設計(Design For Test) プログラムの草分け的存在であるExperTest社の創設者と製品開発者によって開発され、Attest社によって引継がれました。
その後いくつかのM&Aを経て、TDX製品はVervent Technologies, Inc.に移管されました。
TDXは日本でも数多くの販売実績を誇ります。

最先端テスト容易化設計ツールTDX

■故障検出率向上ツール FaultValidator

TDX-FaultValidatorはATE上で低下する市販ATPG/Scanツールの故障検出率を正確、向上させ実デバイスの品質、イールドの向上を図ることによって大幅なコストダウンを実現します。
タイミングを考慮しない市販ATPG/Scanツールの故障検出率は正確ではなく、ATE上のテストでは検出率が著しく下がります。この市販ATPG/Scanツールのデータを基にフルタイミング・フォルトシミュレーションを行うことによって問題を解決します。

• バックアノテーション可能なSDFによるフルタイミング・フォルトシミュレータ
• ATE用ベクタ生成、変換ツールとの統合が容易
  約80種類のピンタイミングを含むパーピンATEをサポート
  市販ATPG/ScanツールのWGL出力をとスキャンベクタ、スキャンファイルをインターフェ-ス
  検出率の正確化プロセスにおいてベクタ変換エラーを削除
  
  

■超高速フォルトシミュレータ FSIM

TDX-FSIMは広範囲な状態とタイミングセンシティブな回路のテストベクタを正確にグレードアップするフルタイミングフォルトシミュレータです。ロジックゲート、CMOSトランジスタ、トライステートバッファ、フリップフロップ、シングル／マルチポートRAM、複雑なバス、Verilog UDPを含む同期／非同期回路の設計をサポートしています。
パーピンテスターによって見つけられる特徴とディテイルドピンタイミングもサポートしています。

• 超高速フォルトシミュレータ
  ハードウエアアクセラレータより高速
  フォルトリストの分割/複数CPUのSMP、ネットワーク上のEWSで分散処理3-10倍の能力を実現
• Verilog,VHDL,EDIF,ネットリストサポートと正確なディレイモデリング
• クリエイト、コラプス、フォルトリストの分割、故障検出結果のレポート、ベクタ数、 回路モジュールやプリミティブタイプとピンによって結果をレポート
• バッチ、インタラクティブ、分割モードで動作
• 入力ベクタはASCII、TDX-VTBオプションはVerilog test benchサポート
• 出力ベクタはVCD（Verilog dump format）,ASCII,JEDEC,東芝 TSTL2,TSSI,WGL
  
  

■テストベクタ自動生成ツール ATG

TDX-ATGはフルスキャン、パーシャルスキャン、ノンスキャン設計に使用できるゲートレベル、順序テストベクタ自動生成プログラムです。同期／非同期回路、RAM内蔵回路、双方向ポート、複雑なバスなどのベクタを生成可能です。ユーザーがソフトウエアのコントロールを取って特定のフォルトに活性化を与えるために回路を望ましい内部ステートに持ち込むインタラクティブモードをサポートしています。

TDX-FSIM、STEP、IDDQとの併用、ベクタフォーマット

• TDX-FSIMと併用できFSIM固有のベクタフォーマットとパーピン/ATE能力を含む
• タイミングは双方向ピンを含む入出力ピンで強制でき、衝突を明確に分析しテスターによって入出力ピンがストローブ時に故障が明確になるベクタを生成
• ベクタが双方向ピンで衝突を起こした場合には生成したベクタを消去可能
• ネットリストをベースとする全てのテストパターン自動生成、DFT促進による修正、複雑な順序を減らす為に設計された同期回路、同期回路に近い順序回路上で動作
• ユーザーとTDX-STEPの両方からDFT提案を受入
• テストポイントのための提案、及びフリップフロップはバーチャルインサート可能
  
  

TDX-IDDQはCMOS回路の電流測定によってテストされるフォルトシミュレータです。電流モニタリング（通常はIDDQかリーケージテストと呼ばれる）は殆どのトランジスタショートがICのパワーサプライターミナルで見つけられる為、重要なテスト方法となってきています。この測定方法は結果的に全てのネットをテスト生成用の主要な出力にします。少量の電流測定は非常に高い故障検出率をもたらします。
多くの回路では10-50の電流ストロープで95％以上の起こり得る故障を見つけることができます。
6ショート・トランジスタモデル、トグル・モデル、Stack at併用モデルをサポートしています。

自動ベクタセレクト

• 高いIDDQ故障検出率を得る為に電流測定を実施必要な特定のテストベクタを選択
• フォルトフリー回路に過度電流が流れているかどうかの回路状態の完全なテストを実施
• 測定のどのベクタが特定の状況に陥っているのかを明確に指示
  特定のベクタ、ポイントでストローブ、選択のベクタに分配された検出率をレポート
  インタラクティブにベクタをストローブリストに付加する事が可能

TDX-FSIM,TDX-ATGとの併用及び相互作用

• stuck at 0/1、トランジスタショートカバレージをレポートする為にFSIMと併用し回路中で起きる全てのオープン/エクセシブプロパゲーションディレイによる故障を発見
• 機能的にはテスト合格するエクセシブディレイ漏れによる故障寸前のICを発見
• ATGは存在するテストベクタとIDDQを組合わせて見つけられなかったIDDQフォルトの付加を生成するために有効的に使用
• ATGをビルトインプリミティブとユーザーディファインマクロセル上で活性化を計る為に使用する事によって余分な電流が流れている事がテスタ上で故障として目に見えるので活性化を与えているバリューはすぐにIDDQショートを発見可能
  
  

TDX-ScanMakerはスキャン回路を挿入することにより故障検出率を大幅に向上させるツールです。
TDX-ScanMakerはTDX-STEP（ダイナミックテスタビリティ解析ツール）で生成されたフル/パーシャルスキャン、マルチプルスキャンチェーン挿入データを基にTDX-STEPからの個々のアドバイスに従いスキャンチェーンを作成しmap_fileによってスキャン回路を挿入し回路変換を行うプログラムです。複雑な順序回路を簡単な組み合わせ回路に変換します。
TDX-ScanMakerはスキャンチェーンを含んでいる新しいVerilogネットリストを生成します。また変換されたVerilogネットリストはTDX-FSIMフォルトシュミレータ、TDX-IDDQで使用しシミュレーションを行うことができます。さらにTDX-ATGで使用しテストベクタを生成することができます。
 

TDX-STEP、TAPはテスタビリティ解析とテストカバレージ向上プログラムです。
スタティックモードはトラディショナルSCOAPテスタビリティ解析数と様々なパストレーシング技術を使って問題領域を指摘します。ダイナミックモードは特定のベクタセットを適用した時におきる回路動作を解析します。どこでフォルトアクティビティを見つけられ、どこで故障影響のブロックをしているかを解析した後、適用するベクタがすばやく故障検出率を改善するように提案します。

スタティックテスタビリティ解析

• 可制御性／可観測性問題を持つネットを確認する時にトポロジーベース手法を使用
• 複雑に順序する入力を必要とする小規模だが複雑な回路構成等を発見するのに有効

インタラクティブモード

• 回路解析モードはインタラクティブで動作
  可制御性／可観測性を持つネット、イニシャライズできないネット、出力ピンへのパスがないロジック、コンビネーションループ、アンドリブンネット、モノステーブル、クロスカップルラッチ、非同期リップルロジック等の発見

ダイナミックテスタビリティ解析/ルールチェック（what ifモード）

• 与えられたテストベクタセットのフォルトシミュレーション動作時に集められた故障影響ビジュビリティインフォメーションを使用し各フォルトフリー、フォルト回路の状態で収集、TPOリストに付け加えられる各ネットの為の検出率改善見積
• 回路のTPOの付加は通常1ビンの付加要求、故障影響のプロパーゲーションをブロックするロジックゲートは別のテストコントロール入力最適化要求
  パーシャルスキャンチェーンに含まれるべきであるフリップフロップを明確化
• ブロッキングインフォメーションは実際に回路を制限するテストベクタを改善する方法で問題領域を明確にする為に使用、スキャンモディフィケーションの必要性を判断
  フリップフロップがスキャンチェーンにより起こるスキャン設計ルール違反を発見
• フルレンジの回路プリミティブディレイやFSIMによってサポートされている状態などをサポート（同期回路、スキャン、ノンスキャン等）
• フルレンジの回路プリミティブディレイやFSIMによってサポートされている状態などをサポート（同期回路、スキャン、ノンスキャン等）
• バーチャリーオートマテイックなTPOオプションは1つのTPOを付け加えることによって見つけられないstack atフォルト数を最大で半減
  
  

TDX-NLVIEWはEDIF及びVerilogネットリストからスケマティックを生成しグラフィカルに表示します。階層は生成されたスケマティック内に保持されます。論理合成ツールや他のネットリストプロセッシングツールによって生成された階層化されたネットリストデータをビジュアル化するのに使用できます。EDIFスケマティックファイルで定義されたスケマティックシンボルを生成します。固有のシンボルが利用できない時はデフォルトシンボルを生成します。

• ネットリストからのスケマティック生成
• EDIF2.0.0、Verilogネットリストインターフェース
• デザインをグラフィカルに観察、解析可能
• デザイン階層の操作
• フォルトシミュレーション結果、クリティカルパスのハイライト
• ポストスクリプトファイルのプリントアウト
• EDIFフォーマット内のスケマティックをセーブ

データシートPDF